Réalisation d’une architecture NoC multi RISC-V en vue de son durcissement 09/03/2023 | 

L’évolution rapide de l’électronique numérique, marquée par la miniaturisation croissante des composants, la demande croissante en puissance de calcul et l’émergence de nouvelles architectures, soulève des défis considérables en matière de conception et de performance des systèmes. L’un des éléments clés dans cette évolution est le Network-on- Chip (NoC), une topologie interconnectant les différents composants d’un système sur puce (SoC). Le NoC représente une approche innovante pour répondre aux besoins de communication complexes au sein des SoC. Néanmoins, la question de la tolérance aux fautes de ces architectures est importante dans la mesure où les composants et technologies mis en œuvre n’ont pas été conçus spécifiquement pour tenir des environnements sévères car la plupart d’entre eux visent des applications automobiles et grand public. Pour des applications évoluant dans des environnements radiatifs sévères, sans mécanisme de protection, les contraintes radiatives sont telles que les taux d’erreurs et de pannes ne sont pas acceptables. Ainsi pour contrer ces effets indésirables, les concepteurs mettent en œuvre des mécanismes de durcissement. Seulement, ces techniques portent des limitations, notamment pour les composants les plus récents, vis-à-vis de leur capacité à détecter et corriger certains types d’erreurs et leur impact sur les performances et la consommation peut être significatif.

Le sujet de stage proposé est de développer un cluster de RISC-V basée sur un NoC. Après une première étape de vérification fonctionnelle par simulation, le design sera porté sur une carte FPGA. Une réflexion et analyse des possibles stratégies de durcissement de l’architecture NoC vis-à-vis des contraintes radiatives naturelles sera realisée.

L’organisation de ce stage se décompose en 5 phases :

1. Etat-de-l’art d’architectures à base de NoC et notion sur les évènements singuliers


2. Proposition d’une architecture de cluster RISC-V avec un bus de communication AMBA et réseau d’interconnexion NoC


3. Développement d’un PoC d’une application sur NoC et vérification fonctionnelle par simulation


4. Portage sur carte FPGA


5. Proposition et mise en place de méthode d’injection de fautes


6. BONUS : Etude d’une version durcie du NoC qui en ressort des informations d’intérêt :
   
   
   
   • Détection d’anomalies pour identifier les comportements
   
   
   • Techniques de surveillance des communications